[Memory Controller] RTL Design Engineer 상시 채용

담당업무

• 차세대 Memory Controller 설계 및 검증
• Memory Controller 성능 분석 및 개선
• 기능 안전 관리 인증 ISO 26262
• Customer Project 담당(맞춤형 기능 설계 및 지원)
• UVM 기반 IP 검증 환경 개발 및 검증

필요 스킬

• Digital Design 개념 이해
• Clock Domain Crossing, 저전력 설계, 타이밍/면적 최적화 설계
• 테스트벤치 개발 및 디버깅 능력
• 스크립트 언어(Python 또는 Tcl 등) 사용 능력

자격요건

• RTL 설계 경력 4년 이상(VERILOG 또는 SystemVerilog)
• 해외 출장에 결격 사유 없음

우대사항

• 직무 관련 지식 보유 우대
• 온칩 버스 프로토콜: AMBA-AXI, APB, AHB

우대사항(계속)

• DDR SDRAM, DDR PHY 인터페이스(DFI), DDR PHY

우대사항(계속)

• C/C++ 프로그래밍 능력

우대사항(계속)

• 직무 관련 도구 경험자 우대(UVM, Design Compiler, Prime Time, Lint/CDC Checker)
• ISO 26262 관련 경험자 우대
• Gem5 Tool 사용 및 벤치마크 운영 관련 경험자 우대
• 취업 보호 대상자(보훈, 장애 등) 관련 우대 규정 준용

전형절차

1. 서류 전형
2. 1차 면접(직무 인터뷰)
3. 2차 면접(리더십 인터뷰)
4. 최종 합격

접수정보

• 이력서 및 자기소개서(필수)
• 포트폴리오(선택)

근무환경

• 서울, 대한민국