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[기간] 2026.01~2026.06 [경험] 생성형 AI를 활용한 Verilog Model 생성 자동화 코드 보완 및 검증 [역할] 자동화 코드 구조 분석, 신규 test mode 및 IP 구조 반영, 생성 코드 검증 IP의 verilog model 생성을 자동화하는 코드를 보완하고 검증하는 업무에서 생성형 AI를 활용하였습니다. 기존에는 IP별로 verilog model을 반복적으로 작성하고 수정해야 했기 때문에 많은 시간이 소요되었습니다. 이러한 작업을 최적화하기 위해 안정화된 공정의 IP에 한해 verilog model을 자동으로 생성하는 코드가 구현되어 있었으며, IP별 test mode 변화와 새로운 구조의 IP 도입에 따라 해당 자동화 코드를 보완하고 검증하는 업무를 수행하였습니다. 먼저 IP의 interface, parameter, naming rule, 동작 조건을 파악하고, 기존 자동화 코드가 이를 어떤 방식으로 반영하고 있는지 파악했습니다. 이후 신규 test mode 추가 및 새로운 IP 구조 도입으로 인해 변경이 필요한 부분에 대해서 코드 생성 로직의 초안을 만들고 검토하는 방식으로 AI를 사용하였습니다. AI가 제시한 구조를 그대로 적용하기보다는, 실제 IP 요구사항에 맞게 수정하며 자동화 코드의 전체 흐름을 보완했습니다. 예를 들어 특정 test mode에서만 필요한 signal 선언 및 module 내부 구조 변경 사항을 반영할 때 AI를 활용해 가능한 구현 방식을 비교하고, 이를 바탕으로 더 효율적인 수정 방향을 도출했습니다. 다만 AI가 생성한 코드를 그대로 사용하는 것이 아니라, 실제 verilog model로서 올바르게 동작하는지 검증하는 과정을 수행했습니다. 다양한 입력 조건을 test case로 구성하여 생성된 verilog code의 문법 오류, port mismatch, parameter 누락, naming rule 불일치 등을 확인했습니다. 오류가 발생한 경우에는 AI를 활용해 디버깅하고, 수정 방향을 결정하는 방향으로 업무에 활용했습니다.

[회로 및 시스템 연구실 학부 연구생] [1] Transposable STT-MRAM의 layout 기반 면적 최적화 방법론 제안 성과: IEEE Transactions on VLSI 제1저자 논문 게재 및 특허 등록 상세 내용: SNN 기반 PIM 시스템의 학습 과정에서 속도 효율을 개선하기 위한 STT-MRAM 연구를 수행하였습니다. 기존 STT-MRAM과 달리 Transposable STT-MRAM은 추론과 학습 과정에서 높은 처리량을 제공하지만, 새로운 구조로 인해 layout 설계 최적화에 어려움이 존재합니다. 본 연구에서는 이러한 문제를 해결하기 위해 세 가지 layout 설계 기법을 제안하였으며, 두 개의 access transistor width 변화가 셀 면적과 CTMR(Cell Tunneling Magneto Resistance)에 미치는 영향을 분석하였습니다. 이를 통해 회로 설계자가 요구하는 사양에 따라 최적의 layout을 선택할 수 있는 인사이트를 제공하는 설계 최적화 방법론을 제시하였습니다. [2] CMOS 회로 설계 자동화 시스템 개발 성과: 한국 정보기술학회 우수 논문상 수상 및 특허 등록 상세 내용: 회로 설계의 Back-end 과정은 전체 설계 시간을 증가시키는 주요 요인이므로, 이를 단축하기 위한 CMOS 회로 설계 자동화 시스템 연구를 수행하였습니다. 본 연구에서는 DRC(Design Rule Check)를 보장하는 템플릿과 추상 좌표계 기반 Grid를 활용한 Python 코드 기반 layout 자동화 시스템을 제안하였습니다. 이를 통해 DRC 검증 과정을 생략하면서도 대규모 회로 layout을 빠르고 안정적으로 생성할 수 있으며, 결과적으로 설계자의 피로도를 줄이고 효율성을 높일 수 있는 시스템을 구현하였습니다.

"30% 면적을 감소하는 설계법으로 IEEE에 논문 게재" 학부 시절부터 VLSI 설계에 대해 학습하였고, 연구실 인턴 과정에서는 이를 실전에 적용하여 메모리 소자의 집적도 향상과 SNN의 학습 효율 개선을 목표로 한 회로 설계 연구를 수행했습니다. 당시 연구 주제인 비휘발성 메모리 모델은 수직 게이트 구조로 인해 셀 면적이 약 15% 초과하는 문제가 있었고, 이를 해결하기 위해 metal과 diffusion영역을 공유하는 layout기법을 고안했습니다. 그 결과 4개의 인접 셀을 묶어 설계하는 방식으로 기존 대비 약 30% 면적 절감을 달성할 수 있었습니다. 또한 게이트는 평행하게 배치하되 metal line을 직교로 배치하는 새로운 설계 방식을 추가로 제시하여, 요구하는 사양에 따라 설계 엔지니어들이 최적화된 모델을 선택할 수 있는 아이디어를 바탕으로 IEEE에 1 저자로 논문을 게재하였습니다. 이처럼 공정 제약 조건 속에서도 최적의 레이아웃을 도출한 경험은 SK하이닉스에서 보다 높은 집적도를 갖춘 peri 회로를 설계하는 업무에 기여할 수 있을 것입니다.

”경청으로 이끌어낸 소통, 팀워크의 핵심“ 서울주택공사에서 진행하는 VE경진대회에서 경청을 통해 팀원들 간의 팀워크를 이끌어내며 수상한 경험이 있습니다. VE개념이 생소한 상황에서, 다양한 전공을 가진 팀원들과 협동하여 문제를 해결하고자 했습니다. 그러나 초기에는 각자의 전공과 관점 때문에 의견 충돌이 발생하며 효율적인 팀워크를 구축하는 데 어려움을 겪었습니다. 회의 과정을 분석한 결과, 팀원들이 다른 사람의 주장에 대한 이해 없이 개인의 의견만을 제시하고 있음을 파악했습니다. 이 문제를 극복하기 위해 다음과 같은 접근을 취했습니다. 첫째, 프로젝트에 대한 팀원들의 이해를 돕기 위해 회의 시작 전에 VE 관련 사례들을 분석하고, 주제에 적합한 아이디어를 도출하기 위한 시간을 보냈습니다. 목표에 대한 명확한 이해로 팀원들 간의 협업 환경을 조성했습니다. 둘째, 회의 종료 후 각자가 들은 내용을 요약하고, 상대방의 의도를 정확히 이해했는지 확인하는 시간을 가졌습니다. 이를 통해 의사소통 오해나 누락을 방지하고 팀의 협동력을 향상했습니다. 이러한 노력 끝에, 제시한 1인 가구에 대한 VE아이디어의 창의성을 인정받아 장려상을 수상하는 성과를 이뤘습니다.

"자동 설계 방법을 통해 구현한 설계 효율화" 연구실 인턴 기간동안, 원하는 회로를 자동으로 설계하여 효율을 높이겠다는 도전적인 목표를 세웠습니다. 이는 layout 설계에 드는 시간을 단축해 전체적인 설계 생산성을 향상하기 위함이었습니다. 이를 위해 DRC를 만족하는 회로를 자동으로 설계하는 시스템을 개발했습니다. 추상 좌표계를 활용해 템플릿을 자동 배치하고, 사용자가 원하는 기능에 맞춰 라우팅을 자동 설정함으로써 설계 시간을 크게 줄일 수 있었습니다. 그러나 직접 설계한 모델과의 PPA 대조 결과, 성능과 전력은 유사했지만, 면적이 기존 대비 3배 이상 커지는 문제가 발생했습니다. 이를 해결하기 위해 전체 코드를 무작정 검토하기보다는 역으로 문제의 원인인 라우팅 과정만을 집중적으로 분석하는 전략을 택했습니다. 문제를 추적하던 중 다른 층의 metal line관련 rule을 반영하지 못하는 오류를 발견했고, 이를 수정하여 면적 문제를 보완한 자동 설계 시스템을 완성할 수 있었습니다. 막연하더라도 우선 목표를 설정하는 것이 성과로 이어지는 출발점임을 느꼈으며, 설계자로서 업무를 시작할 때마다 목표를 설정하고 이를 성과로 연결하는 엔지니어가 되겠습니다.

#안되면될때까지 한번 시작한 일은 끝까지 완수하는 것을 가장 큰 가치로 여깁니다. 운동 동아리 대표로 ‘스파이더 얼티밋 챌린지’에 참여했을 때, 예상보다 높은 난이도와 치열한 경쟁에 당황했지만 끝까지 완주하며 포기하지 않는 성취의 즐거움을 배웠습니다. 이 경험은 제 가치관을 바꾸는 계기가 되었고, 이후 연구실 인턴 과정에서도 학업과 병행하며 3가지 프로젝트를 모두 완수할 수 있었습니다. 앞으로 SK하이닉스 회로 설계자로서도 난관에 부딪히더라도 끈기와 인내심으로 문제를 분석하고 끝까지 해결해내는 엔지니어가 되겠습니다.