기업명 비공개

[전공 프로젝트로 쌓은 HW 설계 역량] LIG넥스원의 HW 직무에는 디지털 로직/아날로그 회로 설계 역량이 필요합니다. 디지털논리회로1,2, 고급디지털회로, 디지털VLSI, 전자회로1,2, 집적회로 과목에서 모두 A 이상을 취득하며 다음의 역량을 키웠습니다. 첫째, RTL 설계 역량입니다. 고급디지털회로 과목의 Verilog를 이용한 FSM 설계 프로젝트에서 면적을 고려한 HW 설계 역량을 쌓았습니다. 4족 로봇의 동작을 가정하여 State diagram을 작성하고 현재 상태와 외부 입력에 따른 상태 천이를 구현했습니다. 하지만 구현한 Verilog 코드를 Vivado 툴에서 합성하자 목표치보다 HW 면적이 크게 나오는 문제가 발생했습니다. 같은 기능이라도 코드 작성에 따라 디지털 회로가 다르게 합성된다고 했던 내용을 떠올렸고, 작성한 코드에 불필요한 연산이 들어갔다고 판단했습니다. 또한 논리적으로 문제가 없더라도 if 문에서 else가 빠진 경우 Latch가 발생할 수 있음을 배웠습니다. 관련 부분을 수정하고 면적이 큰 가산기 모듈 중 불필요한 것들을 조건 연산자로 대체하는 등 코드를 개선한 결과 기존 대비 17% 감소한 면적을 도출했습니다. 둘째, 회로 디버깅 역량입니다. 전자회로2 과목의 SIMetrix 툴을 이용한 2 stage Op Amp 설계 프로젝트의 주된 목표는 60~70도의 위상 마진을 확보하면서 최대한 Step Response를 줄이는 것이었습니다. 두 종속변수는 트레이드오프 관계였고 목표 달성을 위해선 Cap과 Tr 등 3개의 독립변수를 최적화해야 했습니다. 300회 이상의 시뮬레이션을 통해 변수별 결괏값을 Excel로 정리, 분석했고 B/C ratio를 고려하여 최적의 변수를 결정한 결과 65도의 위상 마진으로 Step Response를 기존 94ns에서 37ns로 감소시킬 수 있었습니다. 이를 통해 이론은 가야할 방향을 알려주지만 시뮬레이션을 통해 축적된 데이터는 도착할 지점을 알려준다는 것을 배웠습니다.